Hispana. Acceso en línea al Patrimonio Cultural Digital Español

Está en:  › Dades de registre

An advanced Framework for efficient IC optimization based on analytical models engine

Identificadores del recurso

http://hdl.handle.net/10803/128968

Procedència

(Tesis de la Universitat de les Illes Balears)

Fitxa

Títol:: An advanced Framework for efficient IC optimization based on analytical models engine
Tema:: SET, SEE, Soft-Errors, Timing Analysis, EDA, Critical Path, Algorithms, Delay Fault Testing, Test, Circuit Design, Delay Modeling, Capacitance modeling; Tecnologia electrònica; 53; 537
Descripció:: En base als reptes sorgits a conseqüència de l'escalat de la tecnologia, la present tesis desenvolupa i analitza un conjunt d'eines orientades a avaluar la sensibilitat a la propagació d'esdeveniments SET en circuits microelectrònics. S'han proposant varies mètriques de propagació de SETs considerant l'impacto dels emmascaraments lògic, elèctric i combinat lògic-elèctric. Aquestes mètriques proporcionen una via d'anàlisi per quantificar tant les regions més susceptibles a propagar SETs com les sortides més susceptibles de rebre'ls. S'ha desenvolupat un conjunt d'algorismes de cerca de camins sensibilitzables altament adaptables a múltiples aplicacions, un sistema lògic especific i diverses tècniques de simplificació de circuits. S'ha demostrat que el retard d'un camí donat depèn dels vectors de sensibilització aplicats a les portes que formen part del mateix, essent aquesta variació de retard comparable a la atribuïble a les variacions paramètriques del proces.; En base a los desafíos surgidos a consecuencia del escalado de la tecnología, la presente tesis desarrolla y analiza un conjunto de herramientas orientadas a evaluar la sensibilidad a la propagación de eventos SET en circuitos microelectrónicos. Se han propuesto varias métricas de propagación de SETs considerando el impacto de los enmascaramientos lógico, eléctrico y combinado lógico-eléctrico. Estas métricas proporcionan una vía de análisis para cuantificar tanto las regiones más susceptibles a propagar eventos SET como las salidas más susceptibles a recibirlos. Ha sido desarrollado un conjunto de algoritmos de búsqueda de caminos sensibilizables altamente adaptables a múltiples aplicaciones, un sistema lógico especifico y diversas técnicas de simplificación de circuitos. Se ha demostrado que el retardo de un camino dado depende de los vectores de sensibilización aplicados a las puertas que forman parte del mismo, siendo esta variación de retardo comparable a la atribuible a las variaciones paramétricas del proceso.; Based on the challenges arising as a result of technology scaling, this thesis develops and evaluates a complete framework for SET propagation sensitivity. The framework comprises a number of processing tools capable of handling circuits with high complexity in an efficient way. Various SET propagation metrics have been proposed considering the impact of logic, electric and combined logic-electric masking. Such metrics provide a valuable vehicle to grade either in-circuit regions being more susceptible of propagating SETs toward the circuit outputs or circuit outputs more susceptible to produce SET. A quite efficient and customizable true path finding algorithm with a specific logic system has been constructed and its efficacy demonstrated on large benchmark circuits. It has been shown that the delay of a path depends on the sensitization vectors applied to the gates within the path. In some cases, this variation is comparable to the one caused by process parameters variations.
Font:: TDX (Tesis Doctorals en Xarxa)
Idioma:: English
Autor/Productor:: Barceló Adrover, Salvador
Editor:: Universitat de les Illes Balears
Otros colaboradores/productores:: Segura Fuster, Jaume; Universitat de les Illes Balears. Departament de Física
Drets:: ADVERTIMENT. L'accés als continguts d'aquesta tesi doctoral i la seva utilització ha de respectar els drets de la persona autora. Pot ser utilitzada per a consulta o estudi personal, així com en activitats o materials d'investigació i docència en els termes establerts a l'art. 32 del Text Refós de la Llei de Propietat Intel·lectual (RDL 1/1996). Per altres utilitzacions es requereix l'autorització prèvia i expressa de la persona autora. En qualsevol cas, en la utilització dels seus continguts caldrà indicar de forma clara el nom i cognoms de la persona autora i el títol de la tesi doctoral. No s'autoritza la seva reproducció o altres formes d'explotació efectuades amb finalitats de lucre ni la seva comunicació pública des d'un lloc aliè al servei TDX. Tampoc s'autoritza la presentació del seu contingut en una finestra o marc aliè a TDX (framing). Aquesta reserva de drets afecta tant als continguts de la tesi com als seus resums i índexs.; info:eu-repo/semantics/openAccess
Data:: 2013-12-19
Tipo de recurso:: info:eu-repo/semantics/doctoralThesis; info:eu-repo/semantics/publishedVersion
Format:: application/pdf; 201 p.

oai_dc

Descarregar XML

<?xml version="1.0" encoding="UTF-8" ?>

<oai_dc:dc schemaLocation="http://www.openarchives.org/OAI/2.0/oai_dc/ http://www.openarchives.org/OAI/2.0/oai_dc.xsd">
1. <dc:title>An advanced Framework for efficient IC optimization based on analytical models engine</dc:title>
2. <dc:creator>Barceló Adrover, Salvador</dc:creator>
3. <dc:contributor>Segura Fuster, Jaume</dc:contributor>
4. <dc:contributor>Universitat de les Illes Balears. Departament de Física</dc:contributor>
5. <dc:subject>SET, SEE, Soft-Errors, Timing Analysis, EDA, Critical Path, Algorithms, Delay Fault Testing, Test, Circuit Design, Delay Modeling, Capacitance modeling</dc:subject>
6. <dc:subject>Tecnologia electrònica</dc:subject>
7. <dc:subject>53</dc:subject>
8. <dc:subject>537</dc:subject>
9. <dc:description>En base als reptes sorgits a conseqüència de l'escalat de la tecnologia, la present tesis desenvolupa i analitza un conjunt d'eines orientades a avaluar la sensibilitat a la propagació d'esdeveniments SET en circuits microelectrònics. S'han proposant varies mètriques de propagació de SETs considerant l'impacto dels emmascaraments lògic, elèctric i combinat lògic-elèctric. Aquestes mètriques proporcionen una via d'anàlisi per quantificar tant les regions més susceptibles a propagar SETs com les sortides més susceptibles de rebre'ls. S'ha desenvolupat un conjunt d'algorismes de cerca de camins sensibilitzables altament adaptables a múltiples aplicacions, un sistema lògic especific i diverses tècniques de simplificació de circuits. S'ha demostrat que el retard d'un camí donat depèn dels vectors de sensibilització aplicats a les portes que formen part del mateix, essent aquesta variació de retard comparable a la atribuïble a les variacions paramètriques del proces.</dc:description>
10. <dc:description>En base a los desafíos surgidos a consecuencia del escalado de la tecnología, la presente tesis desarrolla y analiza un conjunto de herramientas orientadas a evaluar la sensibilidad a la propagación de eventos SET en circuitos microelectrónicos. Se han propuesto varias métricas de propagación de SETs considerando el impacto de los enmascaramientos lógico, eléctrico y combinado lógico-eléctrico. Estas métricas proporcionan una vía de análisis para cuantificar tanto las regiones más susceptibles a propagar eventos SET como las salidas más susceptibles a recibirlos. Ha sido desarrollado un conjunto de algoritmos de búsqueda de caminos sensibilizables altamente adaptables a múltiples aplicaciones, un sistema lógico especifico y diversas técnicas de simplificación de circuitos. Se ha demostrado que el retardo de un camino dado depende de los vectores de sensibilización aplicados a las puertas que forman parte del mismo, siendo esta variación de retardo comparable a la atribuible a las variaciones paramétricas del proceso.</dc:description>
11. <dc:description>Based on the challenges arising as a result of technology scaling, this thesis develops and evaluates a complete framework for SET propagation sensitivity. The framework comprises a number of processing tools capable of handling circuits with high complexity in an efficient way. Various SET propagation metrics have been proposed considering the impact of logic, electric and combined logic-electric masking. Such metrics provide a valuable vehicle to grade either in-circuit regions being more susceptible of propagating SETs toward the circuit outputs or circuit outputs more susceptible to produce SET. A quite efficient and customizable true path finding algorithm with a specific logic system has been constructed and its efficacy demonstrated on large benchmark circuits. It has been shown that the delay of a path depends on the sensitization vectors applied to the gates within the path. In some cases, this variation is comparable to the one caused by process parameters variations.</dc:description>
12. <dc:date>2013-12-19</dc:date>
13. <dc:type>info:eu-repo/semantics/doctoralThesis</dc:type>
14. <dc:type>info:eu-repo/semantics/publishedVersion</dc:type>
15. <dc:identifier>http://hdl.handle.net/10803/128968</dc:identifier>
16. <dc:language>eng</dc:language>
17. <dc:rights>ADVERTIMENT. L'accés als continguts d'aquesta tesi doctoral i la seva utilització ha de respectar els drets de la persona autora. Pot ser utilitzada per a consulta o estudi personal, així com en activitats o materials d'investigació i docència en els termes establerts a l'art. 32 del Text Refós de la Llei de Propietat Intel·lectual (RDL 1/1996). Per altres utilitzacions es requereix l'autorització prèvia i expressa de la persona autora. En qualsevol cas, en la utilització dels seus continguts caldrà indicar de forma clara el nom i cognoms de la persona autora i el títol de la tesi doctoral. No s'autoritza la seva reproducció o altres formes d'explotació efectuades amb finalitats de lucre ni la seva comunicació pública des d'un lloc aliè al servei TDX. Tampoc s'autoritza la presentació del seu contingut en una finestra o marc aliè a TDX (framing). Aquesta reserva de drets afecta tant als continguts de la tesi com als seus resums i índexs.</dc:rights>
18. <dc:rights>info:eu-repo/semantics/openAccess</dc:rights>
19. <dc:format>application/pdf</dc:format>
20. <dc:format>201 p.</dc:format>
21. <dc:publisher>Universitat de les Illes Balears</dc:publisher>
22. <dc:source>TDX (Tesis Doctorals en Xarxa)</dc:source>
</oai_dc:dc>

dim

Descarregar XML

<?xml version="1.0" encoding="UTF-8" ?>

<dim:dim schemaLocation="http://www.dspace.org/xmlns/dspace/dim http://www.dspace.org/schema/dim.xsd">
1. <dim:field element="contributor" mdschema="dc">Universitat de les Illes Balears. Departament de Física</dim:field>
2. <dim:field element="contributor" mdschema="dc" qualifier="author">Barceló Adrover, Salvador</dim:field>
3. <dim:field element="contributor" lang="cat" mdschema="dc" qualifier="authoremail">salva.barcelo@uib.es</dim:field>
4. <dim:field element="contributor" lang="cat" mdschema="dc" qualifier="authoremailshow">true</dim:field>
5. <dim:field element="contributor" mdschema="dc" qualifier="director">Segura Fuster, Jaume</dim:field>
6. <dim:field element="contributor" lang="cat" mdschema="dc" qualifier="authorsendemail">true</dim:field>
7. <dim:field element="date" mdschema="dc" qualifier="accessioned">2014-01-22T13:25:31Z</dim:field>
8. <dim:field element="date" mdschema="dc" qualifier="available">2014-01-22T13:25:31Z</dim:field>
9. <dim:field element="date" mdschema="dc" qualifier="issued">2013-12-19</dim:field>
10. <dim:field element="identifier" mdschema="dc" qualifier="uri">http://hdl.handle.net/10803/128968</dim:field>
11. <dim:field element="description" lang="cat" mdschema="dc" qualifier="abstract">En base als reptes sorgits a conseqüència de l'escalat de la tecnologia, la present tesis desenvolupa i analitza un conjunt d'eines orientades a avaluar la sensibilitat a la propagació d'esdeveniments SET en circuits microelectrònics. S'han proposant varies mètriques de propagació de SETs considerant l'impacto dels emmascaraments lògic, elèctric i combinat lògic-elèctric. Aquestes mètriques proporcionen una via d'anàlisi per quantificar tant les regions més susceptibles a propagar SETs com les sortides més susceptibles de rebre'ls. S'ha desenvolupat un conjunt d'algorismes de cerca de camins sensibilitzables altament adaptables a múltiples aplicacions, un sistema lògic especific i diverses tècniques de simplificació de circuits. S'ha demostrat que el retard d'un camí donat depèn dels vectors de sensibilització aplicats a les portes que formen part del mateix, essent aquesta variació de retard comparable a la atribuïble a les variacions paramètriques del proces.</dim:field>
12. <dim:field element="description" lang="spa" mdschema="dc" qualifier="abstract">En base a los desafíos surgidos a consecuencia del escalado de la tecnología, la presente tesis desarrolla y analiza un conjunto de herramientas orientadas a evaluar la sensibilidad a la propagación de eventos SET en circuitos microelectrónicos. Se han propuesto varias métricas de propagación de SETs considerando el impacto de los enmascaramientos lógico, eléctrico y combinado lógico-eléctrico. Estas métricas proporcionan una vía de análisis para cuantificar tanto las regiones más susceptibles a propagar eventos SET como las salidas más susceptibles a recibirlos. Ha sido desarrollado un conjunto de algoritmos de búsqueda de caminos sensibilizables altamente adaptables a múltiples aplicaciones, un sistema lógico especifico y diversas técnicas de simplificación de circuitos. Se ha demostrado que el retardo de un camino dado depende de los vectores de sensibilización aplicados a las puertas que forman parte del mismo, siendo esta variación de retardo comparable a la atribuible a las variaciones paramétricas del proceso.</dim:field>
13. <dim:field element="description" lang="eng" mdschema="dc" qualifier="abstract">Based on the challenges arising as a result of technology scaling, this thesis develops and evaluates a complete framework for SET propagation sensitivity. The framework comprises a number of processing tools capable of handling circuits with high complexity in an efficient way. Various SET propagation metrics have been proposed considering the impact of logic, electric and combined logic-electric masking. Such metrics provide a valuable vehicle to grade either in-circuit regions being more susceptible of propagating SETs toward the circuit outputs or circuit outputs more susceptible to produce SET. A quite efficient and customizable true path finding algorithm with a specific logic system has been constructed and its efficacy demonstrated on large benchmark circuits. It has been shown that the delay of a path depends on the sensitization vectors applied to the gates within the path. In some cases, this variation is comparable to the one caused by process parameters variations.</dim:field>
14. <dim:field element="format" lang="cat" mdschema="dc" qualifier="extent">201 p.</dim:field>
15. <dim:field element="format" mdschema="dc" qualifier="mimetype">application/pdf</dim:field>
16. <dim:field element="language" lang="cat" mdschema="dc" qualifier="iso">eng</dim:field>
17. <dim:field element="publisher" mdschema="dc">Universitat de les Illes Balears</dim:field>
18. <dim:field element="rights" mdschema="dc" qualifier="license">ADVERTIMENT. L'accés als continguts d'aquesta tesi doctoral i la seva utilització ha de respectar els drets de la persona autora. Pot ser utilitzada per a consulta o estudi personal, així com en activitats o materials d'investigació i docència en els termes establerts a l'art. 32 del Text Refós de la Llei de Propietat Intel·lectual (RDL 1/1996). Per altres utilitzacions es requereix l'autorització prèvia i expressa de la persona autora. En qualsevol cas, en la utilització dels seus continguts caldrà indicar de forma clara el nom i cognoms de la persona autora i el títol de la tesi doctoral. No s'autoritza la seva reproducció o altres formes d'explotació efectuades amb finalitats de lucre ni la seva comunicació pública des d'un lloc aliè al servei TDX. Tampoc s'autoritza la presentació del seu contingut en una finestra o marc aliè a TDX (framing). Aquesta reserva de drets afecta tant als continguts de la tesi com als seus resums i índexs.</dim:field>
19. <dim:field element="rights" mdschema="dc" qualifier="accessLevel">info:eu-repo/semantics/openAccess</dim:field>
20. <dim:field element="source" mdschema="dc">TDX (Tesis Doctorals en Xarxa)</dim:field>
21. <dim:field element="subject" lang="cat" mdschema="dc">SET, SEE, Soft-Errors, Timing Analysis, EDA, Critical Path, Algorithms, Delay Fault Testing, Test, Circuit Design, Delay Modeling, Capacitance modeling</dim:field>
22. <dim:field element="subject" lang="cat" mdschema="dc" qualifier="other">Tecnologia electrònica</dim:field>
23. <dim:field element="subject" lang="cat" mdschema="dc" qualifier="udc">53</dim:field>
24. <dim:field element="subject" lang="cat" mdschema="dc" qualifier="udc">537</dim:field>
25. <dim:field element="title" lang="cat" mdschema="dc">An advanced Framework for efficient IC optimization based on analytical models engine</dim:field>
26. <dim:field element="type" mdschema="dc">info:eu-repo/semantics/doctoralThesis</dim:field>
27. <dim:field element="type" mdschema="dc">info:eu-repo/semantics/publishedVersion</dim:field>
28. <dim:field element="embargo" lang="cat" mdschema="dc" qualifier="terms">cap</dim:field>
</dim:dim>

etdms

Descarregar XML

<?xml version="1.0" encoding="UTF-8" ?>

<thesis schemaLocation="http://www.ndltd.org/standards/metadata/etdms/1.0/ http://www.ndltd.org/standards/metadata/etdms/1.0/etdms.xsd">
1. <title>An advanced Framework for efficient IC optimization based on analytical models engine</title>
2. <creator>Barceló Adrover, Salvador</creator>
3. <contributor>salva.barcelo@uib.es</contributor>
4. <contributor>true</contributor>
5. <contributor>Segura Fuster, Jaume</contributor>
6. <contributor>true</contributor>
7. <subject>SET, SEE, Soft-Errors, Timing Analysis, EDA, Critical Path, Algorithms, Delay Fault Testing, Test, Circuit Design, Delay Modeling, Capacitance modeling</subject>
8. <description>En base als reptes sorgits a conseqüència de l'escalat de la tecnologia, la present tesis desenvolupa i analitza un conjunt d'eines orientades a avaluar la sensibilitat a la propagació d'esdeveniments SET en circuits microelectrònics. S'han proposant varies mètriques de propagació de SETs considerant l'impacto dels emmascaraments lògic, elèctric i combinat lògic-elèctric. Aquestes mètriques proporcionen una via d'anàlisi per quantificar tant les regions més susceptibles a propagar SETs com les sortides més susceptibles de rebre'ls. S'ha desenvolupat un conjunt d'algorismes de cerca de camins sensibilitzables altament adaptables a múltiples aplicacions, un sistema lògic especific i diverses tècniques de simplificació de circuits. S'ha demostrat que el retard d'un camí donat depèn dels vectors de sensibilització aplicats a les portes que formen part del mateix, essent aquesta variació de retard comparable a la atribuïble a les variacions paramètriques del proces.</description>
9. <description>En base a los desafíos surgidos a consecuencia del escalado de la tecnología, la presente tesis desarrolla y analiza un conjunto de herramientas orientadas a evaluar la sensibilidad a la propagación de eventos SET en circuitos microelectrónicos. Se han propuesto varias métricas de propagación de SETs considerando el impacto de los enmascaramientos lógico, eléctrico y combinado lógico-eléctrico. Estas métricas proporcionan una vía de análisis para cuantificar tanto las regiones más susceptibles a propagar eventos SET como las salidas más susceptibles a recibirlos. Ha sido desarrollado un conjunto de algoritmos de búsqueda de caminos sensibilizables altamente adaptables a múltiples aplicaciones, un sistema lógico especifico y diversas técnicas de simplificación de circuitos. Se ha demostrado que el retardo de un camino dado depende de los vectores de sensibilización aplicados a las puertas que forman parte del mismo, siendo esta variación de retardo comparable a la atribuible a las variaciones paramétricas del proceso.</description>
10. <description>Based on the challenges arising as a result of technology scaling, this thesis develops and evaluates a complete framework for SET propagation sensitivity. The framework comprises a number of processing tools capable of handling circuits with high complexity in an efficient way. Various SET propagation metrics have been proposed considering the impact of logic, electric and combined logic-electric masking. Such metrics provide a valuable vehicle to grade either in-circuit regions being more susceptible of propagating SETs toward the circuit outputs or circuit outputs more susceptible to produce SET. A quite efficient and customizable true path finding algorithm with a specific logic system has been constructed and its efficacy demonstrated on large benchmark circuits. It has been shown that the delay of a path depends on the sensitization vectors applied to the gates within the path. In some cases, this variation is comparable to the one caused by process parameters variations.</description>
11. <date>2014-01-22</date>
12. <date>2014-01-22</date>
13. <date>2013-12-19</date>
14. <type>info:eu-repo/semantics/doctoralThesis</type>
15. <type>info:eu-repo/semantics/publishedVersion</type>
16. <identifier>http://hdl.handle.net/10803/128968</identifier>
17. <language>eng</language>
18. <rights>ADVERTIMENT. L'accés als continguts d'aquesta tesi doctoral i la seva utilització ha de respectar els drets de la persona autora. Pot ser utilitzada per a consulta o estudi personal, així com en activitats o materials d'investigació i docència en els termes establerts a l'art. 32 del Text Refós de la Llei de Propietat Intel·lectual (RDL 1/1996). Per altres utilitzacions es requereix l'autorització prèvia i expressa de la persona autora. En qualsevol cas, en la utilització dels seus continguts caldrà indicar de forma clara el nom i cognoms de la persona autora i el títol de la tesi doctoral. No s'autoritza la seva reproducció o altres formes d'explotació efectuades amb finalitats de lucre ni la seva comunicació pública des d'un lloc aliè al servei TDX. Tampoc s'autoritza la presentació del seu contingut en una finestra o marc aliè a TDX (framing). Aquesta reserva de drets afecta tant als continguts de la tesi com als seus resums i índexs.</rights>
19. <rights>info:eu-repo/semantics/openAccess</rights>
20. <publisher>Universitat de les Illes Balears</publisher>
21. <source>TDX (Tesis Doctorals en Xarxa)</source>
</thesis>

marc

Descarregar XML

<?xml version="1.0" encoding="UTF-8" ?>

<record schemaLocation="http://www.loc.gov/MARC21/slim http://www.loc.gov/standards/marcxml/schema/MARC21slim.xsd">
1. <leader>00925njm 22002777a 4500</leader>
2. <datafield ind1=" " ind2=" " tag="042">
  1. <subfield code="a">dc</subfield>
  </datafield>
3. <datafield ind1=" " ind2=" " tag="720">
  1. <subfield code="a">Barceló Adrover, Salvador</subfield>
  2. <subfield code="e">author</subfield>
  </datafield>
4. <datafield ind1=" " ind2=" " tag="260">
  1. <subfield code="c">2013-12-19</subfield>
  </datafield>
5. <datafield ind1=" " ind2=" " tag="520">
  1. <subfield code="a">En base als reptes sorgits a conseqüència de l'escalat de la tecnologia, la present tesis desenvolupa i analitza un conjunt d'eines orientades a avaluar la sensibilitat a la propagació d'esdeveniments SET en circuits microelectrònics. S'han proposant varies mètriques de propagació de SETs considerant l'impacto dels emmascaraments lògic, elèctric i combinat lògic-elèctric. Aquestes mètriques proporcionen una via d'anàlisi per quantificar tant les regions més susceptibles a propagar SETs com les sortides més susceptibles de rebre'ls. S'ha desenvolupat un conjunt d'algorismes de cerca de camins sensibilitzables altament adaptables a múltiples aplicacions, un sistema lògic especific i diverses tècniques de simplificació de circuits. S'ha demostrat que el retard d'un camí donat depèn dels vectors de sensibilització aplicats a les portes que formen part del mateix, essent aquesta variació de retard comparable a la atribuïble a les variacions paramètriques del proces.</subfield>
  </datafield>
6. <datafield ind1=" " ind2=" " tag="520">
  1. <subfield code="a">En base a los desafíos surgidos a consecuencia del escalado de la tecnología, la presente tesis desarrolla y analiza un conjunto de herramientas orientadas a evaluar la sensibilidad a la propagación de eventos SET en circuitos microelectrónicos. Se han propuesto varias métricas de propagación de SETs considerando el impacto de los enmascaramientos lógico, eléctrico y combinado lógico-eléctrico. Estas métricas proporcionan una vía de análisis para cuantificar tanto las regiones más susceptibles a propagar eventos SET como las salidas más susceptibles a recibirlos. Ha sido desarrollado un conjunto de algoritmos de búsqueda de caminos sensibilizables altamente adaptables a múltiples aplicaciones, un sistema lógico especifico y diversas técnicas de simplificación de circuitos. Se ha demostrado que el retardo de un camino dado depende de los vectores de sensibilización aplicados a las puertas que forman parte del mismo, siendo esta variación de retardo comparable a la atribuible a las variaciones paramétricas del proceso.</subfield>
  </datafield>
7. <datafield ind1=" " ind2=" " tag="520">
  1. <subfield code="a">Based on the challenges arising as a result of technology scaling, this thesis develops and evaluates a complete framework for SET propagation sensitivity. The framework comprises a number of processing tools capable of handling circuits with high complexity in an efficient way. Various SET propagation metrics have been proposed considering the impact of logic, electric and combined logic-electric masking. Such metrics provide a valuable vehicle to grade either in-circuit regions being more susceptible of propagating SETs toward the circuit outputs or circuit outputs more susceptible to produce SET. A quite efficient and customizable true path finding algorithm with a specific logic system has been constructed and its efficacy demonstrated on large benchmark circuits. It has been shown that the delay of a path depends on the sensitization vectors applied to the gates within the path. In some cases, this variation is comparable to the one caused by process parameters variations.</subfield>
  </datafield>
8. <datafield ind1="8" ind2=" " tag="024">
  1. <subfield code="a">http://hdl.handle.net/10803/128968</subfield>
  </datafield>
9. <datafield ind1=" " ind2=" " tag="653">
  1. <subfield code="a">SET, SEE, Soft-Errors, Timing Analysis, EDA, Critical Path, Algorithms, Delay Fault Testing, Test, Circuit Design, Delay Modeling, Capacitance modeling</subfield>
  </datafield>
10. <datafield ind1="0" ind2="0" tag="245">
  1. <subfield code="a">An advanced Framework for efficient IC optimization based on analytical models engine</subfield>
  </datafield>
</record>

marc_ccuc

Descarregar XML

<?xml version="1.0" encoding="UTF-8" ?>

<record schemaLocation="http://www.loc.gov/MARC21/slim http://www.loc.gov/standards/marcxml/schema/MARC21slim.xsd">
1. <leader>nam a 5i 4500</leader>
2. <datafield ind1=" " ind2=" " tag="653">
  1. <subfield code="a">SET, SEE, Soft-Errors, Timing Analysis, EDA, Critical Path, Algorithms, Delay Fault Testing, Test, Circuit Design, Delay Modeling, Capacitance modeling</subfield>
  </datafield>
3. <datafield ind1="1" ind2="0" tag="245">
  1. <subfield code="a">An advanced Framework for efficient IC optimization based on analytical models engine</subfield>
  </datafield>
4. <datafield ind1=" " ind2="1" tag="264">
  1. <subfield code="a">:</subfield>
  2. <subfield code="b">Universitat de les Illes Balears,</subfield>
  3. <subfield code="c">2014</subfield>
  </datafield>
5. <datafield ind1="4" ind2="0" tag="856">
  1. <subfield code="z">Accés lliure</subfield>
  2. <subfield code="u">http://hdl.handle.net/10803/128968</subfield>
  </datafield>
6. <controlfield tag="007">cr |||||||||||</controlfield>
7. <controlfield tag="008">AAMMDDs2014 sp ||||fsm||||0|| 0 eng|c</controlfield>
8. <datafield ind1="1" ind2=" " tag="100">
  1. <subfield code="a">Barceló Adrover, Salvador,</subfield>
  2. <subfield code="e">autor</subfield>
  </datafield>
9. <datafield ind1=" " ind2=" " tag="300">
  1. <subfield code="a">1 recurs en línia (201 pàgines)</subfield>
  </datafield>
10. <datafield ind1=" " ind2=" " tag="502">
  1. <subfield code="g">Tesi</subfield>
  2. <subfield code="b">Doctorat</subfield>
  3. <subfield code="c">Universitat de les Illes Balears. Departament de Física</subfield>
  4. <subfield code="d">2013</subfield>
  </datafield>
11. <datafield ind1="2" ind2=" " tag="710">
  1. <subfield code="a">Universitat de les Illes Balears. Departament de Física</subfield>
  </datafield>
12. <datafield ind1=" " ind2="4" tag="655">
  1. <subfield code="a">Tesis i dissertacions electròniques</subfield>
  </datafield>
13. <datafield ind1="1" ind2=" " tag="700">
  1. <subfield code="a">Segura Fuster, Jaume,</subfield>
  2. <subfield code="e">supervisor acadèmic</subfield>
  </datafield>
14. <datafield ind1="0" ind2=" " tag="730">
  1. <subfield code="a">TDX</subfield>
  </datafield>
15. <datafield ind1=" " ind2=" " tag="520">
  1. <subfield code="a">En base als reptes sorgits a conseqüència de l'escalat de la tecnologia, la present tesis desenvolupa i analitza un conjunt d'eines orientades a avaluar la sensibilitat a la propagació d'esdeveniments SET en circuits microelectrònics. S'han proposant varies mètriques de propagació de SETs considerant l'impacto dels emmascaraments lògic, elèctric i combinat lògic-elèctric. Aquestes mètriques proporcionen una via d'anàlisi per quantificar tant les regions més susceptibles a propagar SETs com les sortides més susceptibles de rebre'ls. S'ha desenvolupat un conjunt d'algorismes de cerca de camins sensibilitzables altament adaptables a múltiples aplicacions, un sistema lògic especific i diverses tècniques de simplificació de circuits. S'ha demostrat que el retard d'un camí donat depèn dels vectors de sensibilització aplicats a les portes que formen part del mateix, essent aquesta variació de retard comparable a la atribuïble a les variacions paramètriques del proces.</subfield>
  </datafield>
16. <datafield ind1=" " ind2=" " tag="998">
  1. <subfield code="a" />
  </datafield>
17. <datafield ind1=" " ind2=" " tag="040">
  1. <subfield code="a">ES-BaCBU</subfield>
  2. <subfield code="b">cat</subfield>
  3. <subfield code="e">rda</subfield>
  4. <subfield code="c">ES-BaCBU</subfield>
  </datafield>
18. <datafield ind1=" " ind2=" " tag="336">
  1. <subfield code="a">text</subfield>
  2. <subfield code="b">txt</subfield>
  3. <subfield code="2">rdacontent</subfield>
  </datafield>
19. <datafield ind1=" " ind2=" " tag="337">
  1. <subfield code="a">informàtic</subfield>
  2. <subfield code="b">c</subfield>
  3. <subfield code="2">rdamedia</subfield>
  </datafield>
20. <datafield ind1=" " ind2=" " tag="338">
  1. <subfield code="a">recurs en línia</subfield>
  2. <subfield code="b">cr</subfield>
  3. <subfield code="2">rdacarrier</subfield>
  </datafield>
</record>

mets

Descarregar XML

<?xml version="1.0" encoding="UTF-8" ?>

<mets ID=" DSpace_ITEM_10803-128968" OBJID=" hdl:10803/128968" PROFILE="DSpace METS SIP Profile 1.0" TYPE="DSpace ITEM" schemaLocation="http://www.loc.gov/METS/ http://www.loc.gov/standards/mets/mets.xsd">
1. <metsHdr CREATEDATE="2022-09-22T09:12:47Z">
  1. <agent ROLE="CUSTODIAN" TYPE="ORGANIZATION">
    1. <name>TDX</name>
    </agent>
  </metsHdr>
2. <dmdSec ID="DMD_10803_128968">
  1. <mdWrap MDTYPE="MODS">
    1. <xmlData schemaLocation="http://www.loc.gov/mods/v3 http://www.loc.gov/standards/mods/v3/mods-3-1.xsd">
      1. <mods:mods schemaLocation="http://www.loc.gov/mods/v3 http://www.loc.gov/standards/mods/v3/mods-3-1.xsd">
        <mods:name>
        <mods:role>
        <mods:roleTerm type="text">author</mods:roleTerm>
        </mods:role>
        <mods:namePart>Barceló Adrover, Salvador</mods:namePart>
        </mods:name>
        <mods:name>
        <mods:role>
        <mods:roleTerm type="text">authoremail</mods:roleTerm>
        </mods:role>
        <mods:namePart>salva.barcelo@uib.es</mods:namePart>
        </mods:name>
        <mods:name>
        <mods:role>
        <mods:roleTerm type="text">authoremailshow</mods:roleTerm>
        </mods:role>
        <mods:namePart>true</mods:namePart>
        </mods:name>
        <mods:name>
        <mods:role>
        <mods:roleTerm type="text">director</mods:roleTerm>
        </mods:role>
        <mods:namePart>Segura Fuster, Jaume</mods:namePart>
        </mods:name>
        <mods:name>
        <mods:role>
        <mods:roleTerm type="text">authorsendemail</mods:roleTerm>
        </mods:role>
        <mods:namePart>true</mods:namePart>
        </mods:name>
        <mods:extension>
        <mods:dateAccessioned encoding="iso8601">2014-01-22T13:25:31Z</mods:dateAccessioned>
        </mods:extension>
        <mods:extension>
        <mods:dateAvailable encoding="iso8601">2014-01-22T13:25:31Z</mods:dateAvailable>
        </mods:extension>
        <mods:originInfo>
        <mods:dateIssued encoding="iso8601">2013-12-19</mods:dateIssued>
        </mods:originInfo>
        <mods:identifier type="uri">http://hdl.handle.net/10803/128968</mods:identifier>
        <mods:abstract>En base als reptes sorgits a conseqüència de l'escalat de la tecnologia, la present tesis desenvolupa i analitza un conjunt d'eines orientades a avaluar la sensibilitat a la propagació d'esdeveniments SET en circuits microelectrònics. S'han proposant varies mètriques de propagació de SETs considerant l'impacto dels emmascaraments lògic, elèctric i combinat lògic-elèctric. Aquestes mètriques proporcionen una via d'anàlisi per quantificar tant les regions més susceptibles a propagar SETs com les sortides més susceptibles de rebre'ls. S'ha desenvolupat un conjunt d'algorismes de cerca de camins sensibilitzables altament adaptables a múltiples aplicacions, un sistema lògic especific i diverses tècniques de simplificació de circuits. S'ha demostrat que el retard d'un camí donat depèn dels vectors de sensibilització aplicats a les portes que formen part del mateix, essent aquesta variació de retard comparable a la atribuïble a les variacions paramètriques del proces.</mods:abstract>
        <mods:abstract>En base a los desafíos surgidos a consecuencia del escalado de la tecnología, la presente tesis desarrolla y analiza un conjunto de herramientas orientadas a evaluar la sensibilidad a la propagación de eventos SET en circuitos microelectrónicos. Se han propuesto varias métricas de propagación de SETs considerando el impacto de los enmascaramientos lógico, eléctrico y combinado lógico-eléctrico. Estas métricas proporcionan una vía de análisis para cuantificar tanto las regiones más susceptibles a propagar eventos SET como las salidas más susceptibles a recibirlos. Ha sido desarrollado un conjunto de algoritmos de búsqueda de caminos sensibilizables altamente adaptables a múltiples aplicaciones, un sistema lógico especifico y diversas técnicas de simplificación de circuitos. Se ha demostrado que el retardo de un camino dado depende de los vectores de sensibilización aplicados a las puertas que forman parte del mismo, siendo esta variación de retardo comparable a la atribuible a las variaciones paramétricas del proceso.</mods:abstract>
        <mods:abstract>Based on the challenges arising as a result of technology scaling, this thesis develops and evaluates a complete framework for SET propagation sensitivity. The framework comprises a number of processing tools capable of handling circuits with high complexity in an efficient way. Various SET propagation metrics have been proposed considering the impact of logic, electric and combined logic-electric masking. Such metrics provide a valuable vehicle to grade either in-circuit regions being more susceptible of propagating SETs toward the circuit outputs or circuit outputs more susceptible to produce SET. A quite efficient and customizable true path finding algorithm with a specific logic system has been constructed and its efficacy demonstrated on large benchmark circuits. It has been shown that the delay of a path depends on the sensitization vectors applied to the gates within the path. In some cases, this variation is comparable to the one caused by process parameters variations.</mods:abstract>
        <mods:language>
        <mods:languageTerm authority="rfc3066">eng</mods:languageTerm>
        </mods:language>
        <mods:accessCondition type="useAndReproduction" />
        <mods:subject>
        <mods:topic>SET, SEE, Soft-Errors, Timing Analysis, EDA, Critical Path, Algorithms, Delay Fault Testing, Test, Circuit Design, Delay Modeling, Capacitance modeling</mods:topic>
        </mods:subject>
        <mods:titleInfo>
        <mods:title>An advanced Framework for efficient IC optimization based on analytical models engine</mods:title>
        </mods:titleInfo>
        <mods:genre>info:eu-repo/semantics/doctoralThesis</mods:genre>
        </mods:mods>
      </xmlData>
    </mdWrap>
  </dmdSec>
3. <amdSec ID="FO_10803_128968_1">
  1. <techMD ID="TECH_O_10803_128968_1">
    1. <mdWrap MDTYPE="PREMIS">
      1. <xmlData schemaLocation="http://www.loc.gov/standards/premis http://www.loc.gov/standards/premis/PREMIS-v1-0.xsd">
        <premis:premis>
        <premis:object>
        <premis:objectIdentifier>
        <premis:objectIdentifierType>URL</premis:objectIdentifierType>
        <premis:objectIdentifierValue>http://www.tdx.cat/bitstream/10803/128968/1/Barcelo_Adrover_Salvador.pdf</premis:objectIdentifierValue>
        </premis:objectIdentifier>
        <premis:objectCategory>File</premis:objectCategory>
        <premis:objectCharacteristics>
        <premis:fixity>
        <premis:messageDigestAlgorithm>MD5</premis:messageDigestAlgorithm>
        <premis:messageDigest>bfcebd20737deac78fd5c421fbc73b5b</premis:messageDigest>
        </premis:fixity>
        <premis:size>3221148</premis:size>
        <premis:format>
        <premis:formatDesignation>
        <premis:formatName>application/pdf</premis:formatName>
        </premis:formatDesignation>
        </premis:format>
        </premis:objectCharacteristics>
        <premis:originalName>Barcelo_Adrover_Salvador.pdf</premis:originalName>
        </premis:object>
        </premis:premis>
        </xmlData>
      </mdWrap>
    </techMD>
  </amdSec>
4. <amdSec ID="FT_10803_128968_2">
  1. <techMD ID="TECH_T_10803_128968_2">
    1. <mdWrap MDTYPE="PREMIS">
      1. <xmlData schemaLocation="http://www.loc.gov/standards/premis http://www.loc.gov/standards/premis/PREMIS-v1-0.xsd">
        <premis:premis>
        <premis:object>
        <premis:objectIdentifier>
        <premis:objectIdentifierType>URL</premis:objectIdentifierType>
        <premis:objectIdentifierValue>http://www.tdx.cat/bitstream/10803/128968/2/Barcelo_Adrover_Salvador.pdf.txt</premis:objectIdentifierValue>
        </premis:objectIdentifier>
        <premis:objectCategory>File</premis:objectCategory>
        <premis:objectCharacteristics>
        <premis:fixity>
        <premis:messageDigestAlgorithm>MD5</premis:messageDigestAlgorithm>
        <premis:messageDigest>087d17f010266ac3d4206bdac7897913</premis:messageDigest>
        </premis:fixity>
        <premis:size>380174</premis:size>
        <premis:format>
        <premis:formatDesignation>
        <premis:formatName>text/plain</premis:formatName>
        </premis:formatDesignation>
        </premis:format>
        </premis:objectCharacteristics>
        <premis:originalName>Barcelo_Adrover_Salvador.pdf.txt</premis:originalName>
        </premis:object>
        </premis:premis>
        </xmlData>
      </mdWrap>
    </techMD>
  </amdSec>
5. <fileSec>
  1. <fileGrp USE="ORIGINAL">
    1. <file ADMID="FO_10803_128968_1" CHECKSUM="bfcebd20737deac78fd5c421fbc73b5b" CHECKSUMTYPE="MD5" GROUPID="GROUP_BITSTREAM_10803_128968_1" ID="BITSTREAM_ORIGINAL_10803_128968_1" MIMETYPE="application/pdf" SEQ="1" SIZE="3221148">
      1. <FLocat LOCTYPE="URL" href="http://www.tdx.cat/bitstream/10803/128968/1/Barcelo_Adrover_Salvador.pdf" type="simple" />
      </file>
    </fileGrp>
  2. <fileGrp USE="TEXT">
    1. <file ADMID="FT_10803_128968_2" CHECKSUM="087d17f010266ac3d4206bdac7897913" CHECKSUMTYPE="MD5" GROUPID="GROUP_BITSTREAM_10803_128968_2" ID="BITSTREAM_TEXT_10803_128968_2" MIMETYPE="text/plain" SEQ="2" SIZE="380174">
      1. <FLocat LOCTYPE="URL" href="http://www.tdx.cat/bitstream/10803/128968/2/Barcelo_Adrover_Salvador.pdf.txt" type="simple" />
      </file>
    </fileGrp>
  </fileSec>
6. <structMap LABEL="DSpace Object" TYPE="LOGICAL">
  1. <div ADMID="DMD_10803_128968" TYPE="DSpace Object Contents">
    1. <div TYPE="DSpace BITSTREAM">
      1. <fptr FILEID="BITSTREAM_ORIGINAL_10803_128968_1" />
      </div>
    </div>
  </structMap>
</mets>

mods

Descarregar XML

<?xml version="1.0" encoding="UTF-8" ?>

<mods:mods schemaLocation="http://www.loc.gov/mods/v3 http://www.loc.gov/standards/mods/v3/mods-3-1.xsd">
1. <mods:name>
  1. <mods:namePart>Barceló Adrover, Salvador</mods:namePart>
  </mods:name>
2. <mods:extension>
  1. <mods:dateAvailable encoding="iso8601">2014-01-22T13:25:31Z</mods:dateAvailable>
  </mods:extension>
3. <mods:extension>
  1. <mods:dateAccessioned encoding="iso8601">2014-01-22T13:25:31Z</mods:dateAccessioned>
  </mods:extension>
4. <mods:originInfo>
  1. <mods:dateIssued encoding="iso8601">2013-12-19</mods:dateIssued>
  </mods:originInfo>
5. <mods:identifier type="uri">http://hdl.handle.net/10803/128968</mods:identifier>
6. <mods:abstract>En base als reptes sorgits a conseqüència de l'escalat de la tecnologia, la present tesis desenvolupa i analitza un conjunt d'eines orientades a avaluar la sensibilitat a la propagació d'esdeveniments SET en circuits microelectrònics. S'han proposant varies mètriques de propagació de SETs considerant l'impacto dels emmascaraments lògic, elèctric i combinat lògic-elèctric. Aquestes mètriques proporcionen una via d'anàlisi per quantificar tant les regions més susceptibles a propagar SETs com les sortides més susceptibles de rebre'ls. S'ha desenvolupat un conjunt d'algorismes de cerca de camins sensibilitzables altament adaptables a múltiples aplicacions, un sistema lògic especific i diverses tècniques de simplificació de circuits. S'ha demostrat que el retard d'un camí donat depèn dels vectors de sensibilització aplicats a les portes que formen part del mateix, essent aquesta variació de retard comparable a la atribuïble a les variacions paramètriques del proces.</mods:abstract>
7. <mods:abstract>En base a los desafíos surgidos a consecuencia del escalado de la tecnología, la presente tesis desarrolla y analiza un conjunto de herramientas orientadas a evaluar la sensibilidad a la propagación de eventos SET en circuitos microelectrónicos. Se han propuesto varias métricas de propagación de SETs considerando el impacto de los enmascaramientos lógico, eléctrico y combinado lógico-eléctrico. Estas métricas proporcionan una vía de análisis para cuantificar tanto las regiones más susceptibles a propagar eventos SET como las salidas más susceptibles a recibirlos. Ha sido desarrollado un conjunto de algoritmos de búsqueda de caminos sensibilizables altamente adaptables a múltiples aplicaciones, un sistema lógico especifico y diversas técnicas de simplificación de circuitos. Se ha demostrado que el retardo de un camino dado depende de los vectores de sensibilización aplicados a las puertas que forman parte del mismo, siendo esta variación de retardo comparable a la atribuible a las variaciones paramétricas del proceso.</mods:abstract>
8. <mods:abstract>Based on the challenges arising as a result of technology scaling, this thesis develops and evaluates a complete framework for SET propagation sensitivity. The framework comprises a number of processing tools capable of handling circuits with high complexity in an efficient way. Various SET propagation metrics have been proposed considering the impact of logic, electric and combined logic-electric masking. Such metrics provide a valuable vehicle to grade either in-circuit regions being more susceptible of propagating SETs toward the circuit outputs or circuit outputs more susceptible to produce SET. A quite efficient and customizable true path finding algorithm with a specific logic system has been constructed and its efficacy demonstrated on large benchmark circuits. It has been shown that the delay of a path depends on the sensitization vectors applied to the gates within the path. In some cases, this variation is comparable to the one caused by process parameters variations.</mods:abstract>
9. <mods:language>
  1. <mods:languageTerm>eng</mods:languageTerm>
  </mods:language>
10. <mods:accessCondition type="useAndReproduction">ADVERTIMENT. L'accés als continguts d'aquesta tesi doctoral i la seva utilització ha de respectar els drets de la persona autora. Pot ser utilitzada per a consulta o estudi personal, així com en activitats o materials d'investigació i docència en els termes establerts a l'art. 32 del Text Refós de la Llei de Propietat Intel·lectual (RDL 1/1996). Per altres utilitzacions es requereix l'autorització prèvia i expressa de la persona autora. En qualsevol cas, en la utilització dels seus continguts caldrà indicar de forma clara el nom i cognoms de la persona autora i el títol de la tesi doctoral. No s'autoritza la seva reproducció o altres formes d'explotació efectuades amb finalitats de lucre ni la seva comunicació pública des d'un lloc aliè al servei TDX. Tampoc s'autoritza la presentació del seu contingut en una finestra o marc aliè a TDX (framing). Aquesta reserva de drets afecta tant als continguts de la tesi com als seus resums i índexs.</mods:accessCondition>
11. <mods:accessCondition type="useAndReproduction">info:eu-repo/semantics/openAccess</mods:accessCondition>
12. <mods:subject>
  1. <mods:topic>SET, SEE, Soft-Errors, Timing Analysis, EDA, Critical Path, Algorithms, Delay Fault Testing, Test, Circuit Design, Delay Modeling, Capacitance modeling</mods:topic>
  </mods:subject>
13. <mods:titleInfo>
  1. <mods:title>An advanced Framework for efficient IC optimization based on analytical models engine</mods:title>
  </mods:titleInfo>
14. <mods:genre>info:eu-repo/semantics/doctoralThesis</mods:genre>
15. <mods:genre>info:eu-repo/semantics/publishedVersion</mods:genre>
</mods:mods>

ore

Descarregar XML

<?xml version="1.0" encoding="UTF-8" ?>

<atom:entry schemaLocation="http://www.w3.org/2005/Atom http://www.kbcafe.com/rss/atom.xsd.xml">
1. <atom:id>http://hdl.handle.net/10803/128968/ore.xml</atom:id>
2. <atom:link href="http://hdl.handle.net/10803/128968" rel="alternate" />
3. <atom:link href="http://hdl.handle.net/10803/128968/ore.xml" rel="http://www.openarchives.org/ore/terms/describes" />
4. <atom:link href="http://hdl.handle.net/10803/128968/ore.xml#atom" rel="self" type="application/atom+xml" />
5. <atom:published>2014-01-22T13:25:31Z</atom:published>
6. <atom:updated>2014-01-22T13:25:31Z</atom:updated>
7. <atom:source>
  1. <atom:generator>TDX</atom:generator>
  </atom:source>
8. <atom:title>An advanced Framework for efficient IC optimization based on analytical models engine</atom:title>
9. <atom:author>
  1. <atom:name>Barceló Adrover, Salvador</atom:name>
  </atom:author>
10. <atom:category label="Aggregation" scheme="http://www.openarchives.org/ore/terms/" term="http://www.openarchives.org/ore/terms/Aggregation" />
11. <atom:category scheme="http://www.openarchives.org/ore/atom/modified" term="2014-01-22T13:25:31Z" />
12. <atom:category label="DSpace Item" scheme="http://www.dspace.org/objectModel/" term="DSpaceItem" />
13. <atom:link href="http://www.tdx.cat/bitstream/10803/128968/1/Barcelo_Adrover_Salvador.pdf" length="3221148" rel="http://www.openarchives.org/ore/terms/aggregates" title="Barcelo_Adrover_Salvador.pdf" type="application/pdf" />
14. <oreatom:triples>
  1. <rdf:Description about="http://hdl.handle.net/10803/128968/ore.xml#atom">
    1. <rdf:type resource="http://www.dspace.org/objectModel/DSpaceItem" />
    2. <dcterms:modified>2014-01-22T13:25:31Z</dcterms:modified>
    </rdf:Description>
  2. <rdf:Description about="http://www.tdx.cat/bitstream/10803/128968/3/Barcelo_Adrover_Salvador.pdf.xml">
    1. <rdf:type resource="http://www.dspace.org/objectModel/DSpaceBitstream" />
    2. <dcterms:description>MEDIA_DOCUMENT</dcterms:description>
    </rdf:Description>
  3. <rdf:Description about="http://www.tdx.cat/bitstream/10803/128968/2/Barcelo_Adrover_Salvador.pdf.txt">
    1. <rdf:type resource="http://www.dspace.org/objectModel/DSpaceBitstream" />
    2. <dcterms:description>TEXT</dcterms:description>
    </rdf:Description>
  4. <rdf:Description about="http://www.tdx.cat/bitstream/10803/128968/1/Barcelo_Adrover_Salvador.pdf">
    1. <rdf:type resource="http://www.dspace.org/objectModel/DSpaceBitstream" />
    2. <dcterms:description>ORIGINAL</dcterms:description>
    </rdf:Description>
  </oreatom:triples>
</atom:entry>

qdc

Descarregar XML

<?xml version="1.0" encoding="UTF-8" ?>

<qdc:qualifieddc schemaLocation="http://purl.org/dc/elements/1.1/ http://dublincore.org/schemas/xmls/qdc/2006/01/06/dc.xsd http://purl.org/dc/terms/ http://dublincore.org/schemas/xmls/qdc/2006/01/06/dcterms.xsd http://dspace.org/qualifieddc/ http://www.ukoln.ac.uk/metadata/dcmi/xmlschema/qualifieddc.xsd">
1. <dc:title>An advanced Framework for efficient IC optimization based on analytical models engine</dc:title>
2. <dc:creator>Barceló Adrover, Salvador</dc:creator>
3. <dc:contributor>Segura Fuster, Jaume</dc:contributor>
4. <dc:subject>SET, SEE, Soft-Errors, Timing Analysis, EDA, Critical Path, Algorithms, Delay Fault Testing, Test, Circuit Design, Delay Modeling, Capacitance modeling</dc:subject>
5. <dcterms:abstract>En base als reptes sorgits a conseqüència de l'escalat de la tecnologia, la present tesis desenvolupa i analitza un conjunt d'eines orientades a avaluar la sensibilitat a la propagació d'esdeveniments SET en circuits microelectrònics. S'han proposant varies mètriques de propagació de SETs considerant l'impacto dels emmascaraments lògic, elèctric i combinat lògic-elèctric. Aquestes mètriques proporcionen una via d'anàlisi per quantificar tant les regions més susceptibles a propagar SETs com les sortides més susceptibles de rebre'ls. S'ha desenvolupat un conjunt d'algorismes de cerca de camins sensibilitzables altament adaptables a múltiples aplicacions, un sistema lògic especific i diverses tècniques de simplificació de circuits. S'ha demostrat que el retard d'un camí donat depèn dels vectors de sensibilització aplicats a les portes que formen part del mateix, essent aquesta variació de retard comparable a la atribuïble a les variacions paramètriques del proces.</dcterms:abstract>
6. <dcterms:abstract>En base a los desafíos surgidos a consecuencia del escalado de la tecnología, la presente tesis desarrolla y analiza un conjunto de herramientas orientadas a evaluar la sensibilidad a la propagación de eventos SET en circuitos microelectrónicos. Se han propuesto varias métricas de propagación de SETs considerando el impacto de los enmascaramientos lógico, eléctrico y combinado lógico-eléctrico. Estas métricas proporcionan una vía de análisis para cuantificar tanto las regiones más susceptibles a propagar eventos SET como las salidas más susceptibles a recibirlos. Ha sido desarrollado un conjunto de algoritmos de búsqueda de caminos sensibilizables altamente adaptables a múltiples aplicaciones, un sistema lógico especifico y diversas técnicas de simplificación de circuitos. Se ha demostrado que el retardo de un camino dado depende de los vectores de sensibilización aplicados a las puertas que forman parte del mismo, siendo esta variación de retardo comparable a la atribuible a las variaciones paramétricas del proceso.</dcterms:abstract>
7. <dcterms:abstract>Based on the challenges arising as a result of technology scaling, this thesis develops and evaluates a complete framework for SET propagation sensitivity. The framework comprises a number of processing tools capable of handling circuits with high complexity in an efficient way. Various SET propagation metrics have been proposed considering the impact of logic, electric and combined logic-electric masking. Such metrics provide a valuable vehicle to grade either in-circuit regions being more susceptible of propagating SETs toward the circuit outputs or circuit outputs more susceptible to produce SET. A quite efficient and customizable true path finding algorithm with a specific logic system has been constructed and its efficacy demonstrated on large benchmark circuits. It has been shown that the delay of a path depends on the sensitization vectors applied to the gates within the path. In some cases, this variation is comparable to the one caused by process parameters variations.</dcterms:abstract>
8. <dcterms:dateAccepted>2014-01-22T13:25:31Z</dcterms:dateAccepted>
9. <dcterms:available>2014-01-22T13:25:31Z</dcterms:available>
10. <dcterms:created>2014-01-22T13:25:31Z</dcterms:created>
11. <dcterms:issued>2013-12-19</dcterms:issued>
12. <dc:type>info:eu-repo/semantics/doctoralThesis</dc:type>
13. <dc:type>info:eu-repo/semantics/publishedVersion</dc:type>
14. <dc:identifier>http://hdl.handle.net/10803/128968</dc:identifier>
15. <dc:language>eng</dc:language>
16. <dc:rights>ADVERTIMENT. L'accés als continguts d'aquesta tesi doctoral i la seva utilització ha de respectar els drets de la persona autora. Pot ser utilitzada per a consulta o estudi personal, així com en activitats o materials d'investigació i docència en els termes establerts a l'art. 32 del Text Refós de la Llei de Propietat Intel·lectual (RDL 1/1996). Per altres utilitzacions es requereix l'autorització prèvia i expressa de la persona autora. En qualsevol cas, en la utilització dels seus continguts caldrà indicar de forma clara el nom i cognoms de la persona autora i el títol de la tesi doctoral. No s'autoritza la seva reproducció o altres formes d'explotació efectuades amb finalitats de lucre ni la seva comunicació pública des d'un lloc aliè al servei TDX. Tampoc s'autoritza la presentació del seu contingut en una finestra o marc aliè a TDX (framing). Aquesta reserva de drets afecta tant als continguts de la tesi com als seus resums i índexs.</dc:rights>
17. <dc:rights>info:eu-repo/semantics/openAccess</dc:rights>
18. <dc:publisher>Universitat de les Illes Balears</dc:publisher>
19. <dc:source>TDX (Tesis Doctorals en Xarxa)</dc:source>
</qdc:qualifieddc>

rdf

Descarregar XML

<?xml version="1.0" encoding="UTF-8" ?>

<rdf:RDF schemaLocation="http://www.openarchives.org/OAI/2.0/rdf/ http://www.openarchives.org/OAI/2.0/rdf.xsd">
1. <ow:Publication about="oai:www.tdx.cat:10803/128968">
  1. <dc:title>An advanced Framework for efficient IC optimization based on analytical models engine</dc:title>
  2. <dc:creator>Barceló Adrover, Salvador</dc:creator>
  3. <dc:contributor>salva.barcelo@uib.es</dc:contributor>
  4. <dc:contributor>true</dc:contributor>
  5. <dc:contributor>Segura Fuster, Jaume</dc:contributor>
  6. <dc:contributor>true</dc:contributor>
  7. <dc:subject>SET, SEE, Soft-Errors, Timing Analysis, EDA, Critical Path, Algorithms, Delay Fault Testing, Test, Circuit Design, Delay Modeling, Capacitance modeling</dc:subject>
  8. <dc:description>En base als reptes sorgits a conseqüència de l'escalat de la tecnologia, la present tesis desenvolupa i analitza un conjunt d'eines orientades a avaluar la sensibilitat a la propagació d'esdeveniments SET en circuits microelectrònics. S'han proposant varies mètriques de propagació de SETs considerant l'impacto dels emmascaraments lògic, elèctric i combinat lògic-elèctric. Aquestes mètriques proporcionen una via d'anàlisi per quantificar tant les regions més susceptibles a propagar SETs com les sortides més susceptibles de rebre'ls. S'ha desenvolupat un conjunt d'algorismes de cerca de camins sensibilitzables altament adaptables a múltiples aplicacions, un sistema lògic especific i diverses tècniques de simplificació de circuits. S'ha demostrat que el retard d'un camí donat depèn dels vectors de sensibilització aplicats a les portes que formen part del mateix, essent aquesta variació de retard comparable a la atribuïble a les variacions paramètriques del proces.</dc:description>
  9. <dc:description>En base a los desafíos surgidos a consecuencia del escalado de la tecnología, la presente tesis desarrolla y analiza un conjunto de herramientas orientadas a evaluar la sensibilidad a la propagación de eventos SET en circuitos microelectrónicos. Se han propuesto varias métricas de propagación de SETs considerando el impacto de los enmascaramientos lógico, eléctrico y combinado lógico-eléctrico. Estas métricas proporcionan una vía de análisis para cuantificar tanto las regiones más susceptibles a propagar eventos SET como las salidas más susceptibles a recibirlos. Ha sido desarrollado un conjunto de algoritmos de búsqueda de caminos sensibilizables altamente adaptables a múltiples aplicaciones, un sistema lógico especifico y diversas técnicas de simplificación de circuitos. Se ha demostrado que el retardo de un camino dado depende de los vectores de sensibilización aplicados a las puertas que forman parte del mismo, siendo esta variación de retardo comparable a la atribuible a las variaciones paramétricas del proceso.</dc:description>
  10. <dc:description>Based on the challenges arising as a result of technology scaling, this thesis develops and evaluates a complete framework for SET propagation sensitivity. The framework comprises a number of processing tools capable of handling circuits with high complexity in an efficient way. Various SET propagation metrics have been proposed considering the impact of logic, electric and combined logic-electric masking. Such metrics provide a valuable vehicle to grade either in-circuit regions being more susceptible of propagating SETs toward the circuit outputs or circuit outputs more susceptible to produce SET. A quite efficient and customizable true path finding algorithm with a specific logic system has been constructed and its efficacy demonstrated on large benchmark circuits. It has been shown that the delay of a path depends on the sensitization vectors applied to the gates within the path. In some cases, this variation is comparable to the one caused by process parameters variations.</dc:description>
  11. <dc:date>2014-01-22T13:25:31Z</dc:date>
  12. <dc:date>2014-01-22T13:25:31Z</dc:date>
  13. <dc:date>2013-12-19</dc:date>
  14. <dc:type>info:eu-repo/semantics/doctoralThesis</dc:type>
  15. <dc:type>info:eu-repo/semantics/publishedVersion</dc:type>
  16. <dc:identifier>http://hdl.handle.net/10803/128968</dc:identifier>
  17. <dc:language>eng</dc:language>
  18. <dc:rights>ADVERTIMENT. L'accés als continguts d'aquesta tesi doctoral i la seva utilització ha de respectar els drets de la persona autora. Pot ser utilitzada per a consulta o estudi personal, així com en activitats o materials d'investigació i docència en els termes establerts a l'art. 32 del Text Refós de la Llei de Propietat Intel·lectual (RDL 1/1996). Per altres utilitzacions es requereix l'autorització prèvia i expressa de la persona autora. En qualsevol cas, en la utilització dels seus continguts caldrà indicar de forma clara el nom i cognoms de la persona autora i el títol de la tesi doctoral. No s'autoritza la seva reproducció o altres formes d'explotació efectuades amb finalitats de lucre ni la seva comunicació pública des d'un lloc aliè al servei TDX. Tampoc s'autoritza la presentació del seu contingut en una finestra o marc aliè a TDX (framing). Aquesta reserva de drets afecta tant als continguts de la tesi com als seus resums i índexs.</dc:rights>
  19. <dc:rights>info:eu-repo/semantics/openAccess</dc:rights>
  20. <dc:publisher>Universitat de les Illes Balears</dc:publisher>
  21. <dc:source>TDX (Tesis Doctorals en Xarxa)</dc:source>
  </ow:Publication>
</rdf:RDF>

uketd_dc

Descarregar XML

<?xml version="1.0" encoding="UTF-8" ?>

<uketd_dc:uketddc schemaLocation="http://naca.central.cranfield.ac.uk/ethos-oai/2.0/ http://naca.central.cranfield.ac.uk/ethos-oai/2.0/uketd_dc.xsd">
1. <dc:title>An advanced Framework for efficient IC optimization based on analytical models engine</dc:title>
2. <dc:creator>Barceló Adrover, Salvador</dc:creator>
3. <dcterms:abstract>En base als reptes sorgits a conseqüència de l'escalat de la tecnologia, la present tesis desenvolupa i analitza un conjunt d'eines orientades a avaluar la sensibilitat a la propagació d'esdeveniments SET en circuits microelectrònics. S'han proposant varies mètriques de propagació de SETs considerant l'impacto dels emmascaraments lògic, elèctric i combinat lògic-elèctric. Aquestes mètriques proporcionen una via d'anàlisi per quantificar tant les regions més susceptibles a propagar SETs com les sortides més susceptibles de rebre'ls. S'ha desenvolupat un conjunt d'algorismes de cerca de camins sensibilitzables altament adaptables a múltiples aplicacions, un sistema lògic especific i diverses tècniques de simplificació de circuits. S'ha demostrat que el retard d'un camí donat depèn dels vectors de sensibilització aplicats a les portes que formen part del mateix, essent aquesta variació de retard comparable a la atribuïble a les variacions paramètriques del proces.</dcterms:abstract>
4. <dcterms:abstract>En base a los desafíos surgidos a consecuencia del escalado de la tecnología, la presente tesis desarrolla y analiza un conjunto de herramientas orientadas a evaluar la sensibilidad a la propagación de eventos SET en circuitos microelectrónicos. Se han propuesto varias métricas de propagación de SETs considerando el impacto de los enmascaramientos lógico, eléctrico y combinado lógico-eléctrico. Estas métricas proporcionan una vía de análisis para cuantificar tanto las regiones más susceptibles a propagar eventos SET como las salidas más susceptibles a recibirlos. Ha sido desarrollado un conjunto de algoritmos de búsqueda de caminos sensibilizables altamente adaptables a múltiples aplicaciones, un sistema lógico especifico y diversas técnicas de simplificación de circuitos. Se ha demostrado que el retardo de un camino dado depende de los vectores de sensibilización aplicados a las puertas que forman parte del mismo, siendo esta variación de retardo comparable a la atribuible a las variaciones paramétricas del proceso.</dcterms:abstract>
5. <dcterms:abstract>Based on the challenges arising as a result of technology scaling, this thesis develops and evaluates a complete framework for SET propagation sensitivity. The framework comprises a number of processing tools capable of handling circuits with high complexity in an efficient way. Various SET propagation metrics have been proposed considering the impact of logic, electric and combined logic-electric masking. Such metrics provide a valuable vehicle to grade either in-circuit regions being more susceptible of propagating SETs toward the circuit outputs or circuit outputs more susceptible to produce SET. A quite efficient and customizable true path finding algorithm with a specific logic system has been constructed and its efficacy demonstrated on large benchmark circuits. It has been shown that the delay of a path depends on the sensitization vectors applied to the gates within the path. In some cases, this variation is comparable to the one caused by process parameters variations.</dcterms:abstract>
6. <uketdterms:institution>Universitat de les Illes Balears</uketdterms:institution>
7. <dcterms:issued>2013-12-19</dcterms:issued>
8. <dc:type>info:eu-repo/semantics/doctoralThesis</dc:type>
9. <dc:type>info:eu-repo/semantics/publishedVersion</dc:type>
10. <dc:language type="dcterms:ISO639-2">eng</dc:language>
11. <dcterms:isReferencedBy>http://hdl.handle.net/10803/128968</dcterms:isReferencedBy>
12. <dcterms:hasFormat>http://www.tdx.cat/bitstream/10803/128968/2/Barcelo_Adrover_Salvador.pdf.txt</dcterms:hasFormat>
13. <uketdterms:checksum type="uketdterms:MD5">087d17f010266ac3d4206bdac7897913</uketdterms:checksum>
14. <dc:identifier type="dcterms:URI">http://www.tdx.cat/bitstream/10803/128968/1/Barcelo_Adrover_Salvador.pdf</dc:identifier>
15. <uketdterms:checksum type="uketdterms:MD5">bfcebd20737deac78fd5c421fbc73b5b</uketdterms:checksum>
16. <uketdterms:embargodate>cap</uketdterms:embargodate>
17. <dc:subject>SET, SEE, Soft-Errors, Timing Analysis, EDA, Critical Path, Algorithms, Delay Fault Testing, Test, Circuit Design, Delay Modeling, Capacitance modeling</dc:subject>
18. <dc:subject>Tecnologia electrònica</dc:subject>
</uketd_dc:uketddc>

xoai

Descarregar XML

<?xml version="1.0" encoding="UTF-8" ?>

<metadata schemaLocation="http://www.lyncode.com/xoai http://www.lyncode.com/xsd/xoai.xsd">
1. <element name="dc">
  1. <element name="contributor">
    1. <element name="none">
      1. <field name="value">Universitat de les Illes Balears. Departament de Física</field>
      </element>
    2. <element name="author">
      1. <element name="none">
        <field name="value">Barceló Adrover, Salvador</field>
        </element>
      </element>
    3. <element name="authoremail">
      1. <element name="cat">
        <field name="value">salva.barcelo@uib.es</field>
        </element>
      </element>
    4. <element name="authoremailshow">
      1. <element name="cat">
        <field name="value">true</field>
        </element>
      </element>
    5. <element name="director">
      1. <element name="none">
        <field name="value">Segura Fuster, Jaume</field>
        </element>
      </element>
    6. <element name="authorsendemail">
      1. <element name="cat">
        <field name="value">true</field>
        </element>
      </element>
    </element>
  2. <element name="date">
    1. <element name="accessioned">
      1. <element name="none">
        <field name="value">2014-01-22T13:25:31Z</field>
        </element>
      </element>
    2. <element name="available">
      1. <element name="none">
        <field name="value">2014-01-22T13:25:31Z</field>
        </element>
      </element>
    3. <element name="issued">
      1. <element name="none">
        <field name="value">2013-12-19</field>
        </element>
      </element>
    </element>
  3. <element name="identifier">
    1. <element name="uri">
      1. <element name="none">
        <field name="value">http://hdl.handle.net/10803/128968</field>
        </element>
      </element>
    </element>
  4. <element name="description">
    1. <element name="abstract">
      1. <element name="cat">
        <field name="value">En base als reptes sorgits a conseqüència de l'escalat de la tecnologia, la present tesis desenvolupa i analitza un conjunt d'eines orientades a avaluar la sensibilitat a la propagació d'esdeveniments SET en circuits microelectrònics. S'han proposant varies mètriques de propagació de SETs considerant l'impacto dels emmascaraments lògic, elèctric i combinat lògic-elèctric. Aquestes mètriques proporcionen una via d'anàlisi per quantificar tant les regions més susceptibles a propagar SETs com les sortides més susceptibles de rebre'ls. S'ha desenvolupat un conjunt d'algorismes de cerca de camins sensibilitzables altament adaptables a múltiples aplicacions, un sistema lògic especific i diverses tècniques de simplificació de circuits. S'ha demostrat que el retard d'un camí donat depèn dels vectors de sensibilització aplicats a les portes que formen part del mateix, essent aquesta variació de retard comparable a la atribuïble a les variacions paramètriques del proces.</field>
        </element>
      2. <element name="spa">
        <field name="value">En base a los desafíos surgidos a consecuencia del escalado de la tecnología, la presente tesis desarrolla y analiza un conjunto de herramientas orientadas a evaluar la sensibilidad a la propagación de eventos SET en circuitos microelectrónicos. Se han propuesto varias métricas de propagación de SETs considerando el impacto de los enmascaramientos lógico, eléctrico y combinado lógico-eléctrico. Estas métricas proporcionan una vía de análisis para cuantificar tanto las regiones más susceptibles a propagar eventos SET como las salidas más susceptibles a recibirlos. Ha sido desarrollado un conjunto de algoritmos de búsqueda de caminos sensibilizables altamente adaptables a múltiples aplicaciones, un sistema lógico especifico y diversas técnicas de simplificación de circuitos. Se ha demostrado que el retardo de un camino dado depende de los vectores de sensibilización aplicados a las puertas que forman parte del mismo, siendo esta variación de retardo comparable a la atribuible a las variaciones paramétricas del proceso.</field>
        </element>
      3. <element name="eng">
        <field name="value">Based on the challenges arising as a result of technology scaling, this thesis develops and evaluates a complete framework for SET propagation sensitivity. The framework comprises a number of processing tools capable of handling circuits with high complexity in an efficient way. Various SET propagation metrics have been proposed considering the impact of logic, electric and combined logic-electric masking. Such metrics provide a valuable vehicle to grade either in-circuit regions being more susceptible of propagating SETs toward the circuit outputs or circuit outputs more susceptible to produce SET. A quite efficient and customizable true path finding algorithm with a specific logic system has been constructed and its efficacy demonstrated on large benchmark circuits. It has been shown that the delay of a path depends on the sensitization vectors applied to the gates within the path. In some cases, this variation is comparable to the one caused by process parameters variations.</field>
        </element>
      </element>
    </element>
  5. <element name="format">
    1. <element name="extent">
      1. <element name="cat">
        <field name="value">201 p.</field>
        </element>
      </element>
    2. <element name="mimetype">
      1. <element name="none">
        <field name="value">application/pdf</field>
        </element>
      </element>
    </element>
  6. <element name="language">
    1. <element name="iso">
      1. <element name="cat">
        <field name="value">eng</field>
        </element>
      </element>
    </element>
  7. <element name="publisher">
    1. <element name="none">
      1. <field name="value">Universitat de les Illes Balears</field>
      </element>
    </element>
  8. <element name="rights">
    1. <element name="license">
      1. <element name="none">
        <field name="value">ADVERTIMENT. L'accés als continguts d'aquesta tesi doctoral i la seva utilització ha de respectar els drets de la persona autora. Pot ser utilitzada per a consulta o estudi personal, així com en activitats o materials d'investigació i docència en els termes establerts a l'art. 32 del Text Refós de la Llei de Propietat Intel·lectual (RDL 1/1996). Per altres utilitzacions es requereix l'autorització prèvia i expressa de la persona autora. En qualsevol cas, en la utilització dels seus continguts caldrà indicar de forma clara el nom i cognoms de la persona autora i el títol de la tesi doctoral. No s'autoritza la seva reproducció o altres formes d'explotació efectuades amb finalitats de lucre ni la seva comunicació pública des d'un lloc aliè al servei TDX. Tampoc s'autoritza la presentació del seu contingut en una finestra o marc aliè a TDX (framing). Aquesta reserva de drets afecta tant als continguts de la tesi com als seus resums i índexs.</field>
        </element>
      </element>
    2. <element name="accessLevel">
      1. <element name="none">
        <field name="value">info:eu-repo/semantics/openAccess</field>
        </element>
      </element>
    </element>
  9. <element name="source">
    1. <element name="none">
      1. <field name="value">TDX (Tesis Doctorals en Xarxa)</field>
      </element>
    </element>
  10. <element name="subject">
    1. <element name="cat">
      1. <field name="value">SET, SEE, Soft-Errors, Timing Analysis, EDA, Critical Path, Algorithms, Delay Fault Testing, Test, Circuit Design, Delay Modeling, Capacitance modeling</field>
      </element>
    2. <element name="other">
      1. <element name="cat">
        <field name="value">Tecnologia electrònica</field>
        </element>
      </element>
    3. <element name="udc">
      1. <element name="cat">
        <field name="value">53</field>
        <field name="value">537</field>
        </element>
      </element>
    </element>
  11. <element name="title">
    1. <element name="cat">
      1. <field name="value">An advanced Framework for efficient IC optimization based on analytical models engine</field>
      </element>
    </element>
  12. <element name="type">
    1. <element name="none">
      1. <field name="value">info:eu-repo/semantics/doctoralThesis</field>
      2. <field name="value">info:eu-repo/semantics/publishedVersion</field>
      </element>
    </element>
  13. <element name="embargo">
    1. <element name="terms">
      1. <element name="cat">
        <field name="value">cap</field>
        </element>
      </element>
    </element>
  </element>
2. <element name="bundles">
  1. <element name="bundle">
    1. <field name="name">MEDIA_DOCUMENT</field>
    2. <element name="bitstreams">
      1. <element name="bitstream">
        <field name="name">Barcelo_Adrover_Salvador.pdf.xml</field>
        <field name="originalName">Barcelo_Adrover_Salvador.pdf.xml</field>
        <field name="description">Document Consulta</field>
        <field name="format">text/xml</field>
        <field name="size">106</field>
        <field name="url">http://www.tdx.cat/bitstream/10803/128968/3/Barcelo_Adrover_Salvador.pdf.xml</field>
        <field name="checksum">39f09fe97ca5e1a03f69332a9d5c33a0</field>
        <field name="checksumAlgorithm">MD5</field>
        <field name="sid">3</field>
        </element>
      </element>
    </element>
  2. <element name="bundle">
    1. <field name="name">TEXT</field>
    2. <element name="bitstreams">
      1. <element name="bitstream">
        <field name="name">Barcelo_Adrover_Salvador.pdf.txt</field>
        <field name="originalName">Barcelo_Adrover_Salvador.pdf.txt</field>
        <field name="description">Extracted Text</field>
        <field name="format">text/plain</field>
        <field name="size">380174</field>
        <field name="url">http://www.tdx.cat/bitstream/10803/128968/2/Barcelo_Adrover_Salvador.pdf.txt</field>
        <field name="checksum">087d17f010266ac3d4206bdac7897913</field>
        <field name="checksumAlgorithm">MD5</field>
        <field name="sid">2</field>
        </element>
      </element>
    </element>
  3. <element name="bundle">
    1. <field name="name">ORIGINAL</field>
    2. <element name="bitstreams">
      1. <element name="bitstream">
        <field name="name">Barcelo_Adrover_Salvador.pdf</field>
        <field name="originalName">Barcelo_Adrover_Salvador.pdf</field>
        <field name="format">application/pdf</field>
        <field name="size">3221148</field>
        <field name="url">http://www.tdx.cat/bitstream/10803/128968/1/Barcelo_Adrover_Salvador.pdf</field>
        <field name="checksum">bfcebd20737deac78fd5c421fbc73b5b</field>
        <field name="checksumAlgorithm">MD5</field>
        <field name="sid">1</field>
        </element>
      </element>
    </element>
  </element>
3. <element name="others">
  1. <field name="handle">10803/128968</field>
  2. <field name="identifier">oai:www.tdx.cat:10803/128968</field>
  3. <field name="lastModifyDate">2017-09-14 18:24:34.148</field>
  </element>
4. <element name="repository">
  1. <field name="name">TDX</field>
  2. <field name="mail">aco@csuc.cat</field>
  </element>
</metadata>